Colocar varios chips en un mismo paquete puede aliviar los problemas térmicos, pero a medida que la compañía profundiza más en el apilamiento de chips y envases más densos para mejorar el rendimiento y reducir la potencia, están luchando contra una serie de nuevos problemas relacionados con el calor.
Los chips de encapsulamiento avanzados no solo pueden satisfacer las necesidades de computación de alto rendimiento, inteligencia artificial y crecimiento de la densidad de potencia, sino que también los problemas de disipación de calor de los encapsulamientos avanzados se han vuelto complejos. Porque los puntos calientes en un chip pueden afectar la distribución de calor de los chips adyacentes. La velocidad de interconexión entre chips también es más lenta en el módulo que en soc.
"Antes de que el mundo entre en áreas como el multinúcleo, te enfrentas a un chip con una potencia máxima de unos 150 vatios por centímetro cuadrado, que es una fuente de calor de un solo punto. puedes disiparte el calor en los tres lados, por lo que puedes alcanzar algunas densidades de potencia bastante altas. pero cuando tienes un chip y lo pones a tu lado y luego otro, se calentan entre sí. eso significa que no puedes tolerar que cada chip tenga el mismo nivel de potencia, lo que dificulta el desafío térmico", dijo John parry, Jefe de la industria de electrónica y semiconductores de Siemens digital Industry software.
Esta es una de las principales razones por las que el apilamiento 3D - IC avanza lentamente en el mercado. Aunque este concepto tiene sentido desde el punto de vista de la eficiencia e integración de la fuente de alimentación - funciona bien en 3D Nand y hbm - es otra cosa cuando se incluye la lógica. El chip lógico produce calor, y cuanto más densa es la lógica, mayor es la tasa de utilización de los componentes de procesamiento, mayor es el calor. Esto hace que la apilamiento lógico sea rara, lo que explica la popularidad del chip invertido 2.5d bga y el diseño de abanico (véase la figura 1).
01 elija el encapsulamiento correcto
Para los diseñadores de chips, los métodos de encapsulamiento son diversos. Pero el rendimiento de la integración de chips es crucial. Silicio, TSV、 Componentes como las columnas de cobre tienen diferentes coeficientes de expansión térmica (tce), lo que afecta la producción de montaje y la fiabilidad a largo plazo.
Si vas a abrir y cerrar con mayor frecuencia, es posible que tengas problemas con el ciclo térmico. Las placas de circuito impreso, las bolas de soldadura y el silicio se expandirán y contraerán a diferentes velocidades. Por lo tanto, es normal ver fallas en el ciclo térmico en las esquinas del paquete, donde las bolas de soldadura pueden agrietarse. Por lo tanto, las personas pueden colocar cables de tierra adicionales o fuentes de energía adicionales allí.
El popular paquete bga invertido con CPU y hbm tiene una superficie de aproximadamente 2500 mm cuadrados. Mike mcintyre, Director de gestión de productos de software de onto innovation, dijo: "vemos que un chip grande puede convertirse en cuatro o cinco chips pequeños. así que hay que tener más I / o para que estos chips se comuniquen entre sí. así puedes distribuir calor.
Al final, la disipación de calor es un problema que se puede tratar a nivel sistémico, y va acompañado de una serie de compensaciones.
De hecho, algunos dispositivos son tan complejos que es tan difícil reemplazar fácilmente los componentes para personalizarlos para aplicaciones en áreas específicas. Es por eso que muchos productos de encapsulamiento avanzados son componentes para grandes cantidades o elasticidad de precios, como chips de servidor.
02 avances en la simulación y prueba de módulos de chips
Sin embargo, los ingenieros están buscando nuevas formas de realizar un análisis térmico de la fiabilidad del encapsulamiento antes de la fabricación del módulo de encapsulamiento. Siemens, por ejemplo, ofrece un ejemplo de un módulo basado en un doble asic que instala una capa de redistribución de abanico (rdl) en un sustrato orgánico multicapa encapsulado por bga. Utiliza dos modelos, uno para el wlp basado en RDL y otro para el bga de sustratos orgánicos multicapa. Estos modelos de encapsulamiento son paramétricos, incluyendo apilamiento de capas de sustrato y bga antes de la introducción de la información eda, y permiten la evaluación temprana del material y la selección de colocación del chip. A continuación, se importan los datos de eda, y para cada modelo, el mapa de materiales puede describir en detalle la distribución térmica del cobre en todas las capas. La simulación final de disipación térmica (véase la figura 2) considera todos los materiales, excepto la tapa metálica, el Tim y el relleno inferior.
Junto a los ingenieros de JCET y meta, el Director de marketing tecnológico de jcet, Eric ouyang, comparó el rendimiento térmico de un solo chip, un módulo multichip, un plug - in 2.5d y un chip apilado 3D con un asic y dos sram. La comparación de Apple con apple mantiene sin cambios el entorno del servidor, el disipador de calor con cámara de vacío y el tim. En términos de calor, 2.5d y MCM funcionan mejor que los chips 3D o monolíticos. Los colegas de Ouyang y JCET han diseñado una matriz de resistencia y un mapa de sobres de Potencia (véase la figura 3), que se pueden utilizar en diseños de módulos tempranos para determinar si los niveles de potencia de entrada y las temperaturas de unión establecidas de los diferentes chips pueden combinarse de manera confiable antes de una simulación térmica que consume mucho tiempo. Como se muestra en la imagen, una zona segura destaca el rango de potencia en cada chip que cumple con los estándares de fiabilidad.
Ouyang explicó que durante el diseño, los diseñadores de circuitos pueden tener un concepto de los niveles de potencia de varios chips colocados en el módulo, pero es posible que no sepan si estos niveles de potencia están dentro del rango de fiabilidad. La imagen determina el área de potencia segura de hasta tres chips en un pequeño módulo de chip. El equipo ha desarrollado una calculadora automática de potencia para más chips.
03 resistencia térmica cuantitativa
Podemos entender cómo el calor se conduce a través de chips de silicio, placas de circuito, pegamento, Tim o tapas de encapsulamiento, al tiempo que utilizamos el método estándar de diferencia de temperatura y función de potencia para rastrear la temperatura y los valores de resistencia.
"La ruta térmica se cuantifica por tres valores clave - la resistencia térmica desde el nodo del dispositivo hasta el entorno, la resistencia térmica desde el nodo hasta la carcasa [en la parte superior del paquete] y la resistencia térmica desde el nodo hasta la placa de circuito", dijo Ouyang de jcet. al menos, los clientes de JCET necesitan Theta ja, Theta JC y Theta jb, que luego usan en el diseño del sistema ", señaló. Pueden exigir que una resistencia térmica dada no supere un valor específico y que el diseño del encapsulamiento proporcione este rendimiento. (para más detalles, consulte el jesd51 - 12 de jedec, guía para informar y usar información térmica encapsulada).
La simulación térmica es la forma más económica de explorar la selección y combinación de materiales. Al simular el chip en estado de funcionamiento, generalmente encontramos uno o más puntos calientes, por lo que podemos agregar cobre al sustrato debajo del punto caliente para facilitar la disipación de calor; O cambiar el material de embalaje y aumentar el disipador de calor. El integrador del sistema puede especificar que las resistencias térmicas Theta ja, Theta JC y Theta JB no deben exceder ciertos Valores. Por lo general, la temperatura del nodo de silicio debe mantenerse por debajo de 125 grados celsius.
Después de la finalización de la simulación, la fábrica de encapsulamiento realiza un diseño experimental (doe) para obtener el esquema de encapsulamiento final.
04 selección Tim
En el paquete, más del 90% del calor se emite desde la parte superior del chip hasta el disipador a través del paquete, generalmente aletas verticales basadas en alúmina anódica. El material de interfaz térmica (tim) con alta conductividad térmica se coloca entre el chip y el paquete para ayudar a transferir calor. La próxima generación de Tim para CPU incluye aleaciones de láminas metálicas (como indio y estaño), así como estaño sinterizado de plata, con una conductividad de 60W / M - K y 50w / M - k, respectivamente.
A medida que los fabricantes hacen la transición de Soc al proceso chiplet, se necesitan más Tim de diferentes propiedades y grosores.
Youngdo kweon, director senior de I + D de amkor, dijo que para los sistemas de alta densidad, la resistencia térmica del Tim entre el chip y el paquete tiene un mayor impacto en la resistencia térmica general del módulo de paquete. La tendencia de potencia está aumentando drásticamente, especialmente para la lógica, por lo que nos preocupamos por mantener bajas temperaturas de Unión para garantizar el funcionamiento confiable de los semiconductores. Aunque los proveedores de Tim proporcionan resistencia térmica a sus materiales, en la práctica, desde el chip hasta la resistencia térmica encapsulada (theta jc), se ve afectada por el propio proceso de montaje, incluida la calidad de unión y el área de contacto entre el chip y el tim. Señaló que las pruebas con herramientas de montaje reales y materiales de unión en entornos controlados son esenciales para comprender las propiedades térmicas reales y elegir el mejor Tim para la identificación del cliente.
El hueco es un problema especial. "El uso del material en el encapsulamiento es un gran desafío, ya conocemos las propiedades del material del adhesivo o pegamento, y la forma en que el material humedece la superficie, lo que afecta a la resistencia térmica General que presenta el material, es decir, la resistencia al contacto. esto depende en gran medida de cómo el material fluye hacia la superficie sin defectos. Si hay omisiones que no están rellenadas con pegamento, se crea una resistencia adicional al flujo de calor", dijo la empresa Siemens parry.
05 tratar el problema térmico de diferentes maneras
Los fabricantes de chips están tratando de resolver el problema de la disipación de calor. "La encapsulación no cambia y si reduces el área de tamaño del CHIP en una cuarta parte, la velocidad se acelera. esto puede tener algunas diferencias en la integridad de la señal. debido a que las líneas de unión encapsuladas externamente entran en el chip, cuanto más larga es la bobina de inducción, existe una parte del rendimiento eléctrico. entonces, ¿ cómo consumir tanta energía en un espacio lo suficientemente pequeño? Este es otro parámetro clave que hay que estudiar", dijo Randy white, Gerente del proyecto de soluciones de memoria de keysight technologies.
Esto ha llevado a una gran inversión en investigación de bonos de vanguardia, que parece centrarse en bonos mixtos. Pero el costo de la Unión híbrida es alto, todavía se limita a aplicaciones de tipo procesador de alto rendimiento, y TSMC es actualmente una de las únicas empresas que ofrece esta tecnología. Sin embargo, las perspectivas de combinar fotones en chips CMOS o nitruro de galio a base de silicio son amplias.
06 Conclusiones
La idea inicial del encapsulamiento avanzado es que funcionará como un bloque de Lego - los chips desarrollados en diferentes nodos de proceso se pueden ensamblar juntos y los problemas térmicos se aliviarán. Pero esto tiene un precio. Desde el punto de vista del rendimiento y la potencia, es importante la distancia a la que la señal debe propagarse, y el circuito siempre está abierto o necesita mantenerse parcialmente abierto, lo que afectará el rendimiento térmico. Dividir el chip en varias partes para aumentar la producción y la flexibilidad no es tan simple como parece. Cada interconexión en el paquete debe optimizarse y los puntos calientes ya no se limitan a un solo chip.
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